삼성전자, "연내 6세대 D램 양산하겠다…기술 초격차"

삼성전자, 연내 ‘6세대 10나노’ D램 양산 계획

2026년 7세대로…혁신 제품도 지속 출시 예정

[서울=뉴시스]삼성전자, 업계 최선단 12나노급 D램 양산(사진=삼성전자 제공) [email protected] *재판매 및 DB 금지

[서울=뉴시스]이인준 기자 = 삼성전자가 EUV(극자외선) 노광장비로 초미세 공정을 적용하는 10나노미터(㎚·10억분의 1m)급 D램의 차세대 제품을 업계 최초로 연내 양산할 예정이다.

4일 반도체 업계에 따르면 삼성전자는 지난달 미국 캘리포니아주 마운틴뷰에서 열린 글로벌 반도체학회 '멤콘(MemCon) 2024'에서 이 같은 내용을 포함한 D램 양산 로드맵을 공개했다.

반도체는 회로 선폭이 좁아질수록 성능과 전력 효율이 높아지는 특성이 있다. 이에 메모리 업계는 초미세 공정 구현을 위한 첨단 장비인 EUV를 사용해 제조 능력을 한계 수준까지 끌어올리며 경쟁 중이다.

현재 6세대 10나노급(1c·11~12나노) D램 양산 시기를 구체적으로 밝힌 곳은 삼성전자가 처음이다. 업계의 가장 최신 공정은 1b(5세대 10나노·12~13나노 수준) 공정인데, 그중 삼성전자는 가장 얇은 회로 선폭을 구현할 수 있는 것으로 알려졌다.

삼성전자는 이와 별도로 올해 업계에서 가장 먼저 차세대 D램 양산에 나설 것으로 보인다. 이 같은 차세대 공정은 차세대 D램 규격인 DDR5 등 고부가 제품을 만드는데 활용된다.

삼성전자는 지난 2020년 업계에서 가장 먼저 D램 생산 공정에 EUV를 적용하며, D램 업계에 새 길을 개척했다. EUV는 미세한 파장의 빛을 웨이퍼(원판)에 쪼여 여러 번 덧그리지 않고도 회로를 새길 수 있다. 공정의 반복 회수를 줄여 생산 비용과 시간을 절감하는 효과도 있다.

다만 업계에서는 당시 EUV는 한 대당 2000억원이 넘는 장비 가격과 높은 생산 난도 영향으로 채택을 주저하는 분위기였다.

실제 미국의 마이크론은 현재도 1b(5세대) 공정까지 EUV 장비 없이 D램을 제조하고 있다. 하지만 삼성전자가 EUV를 활용한 D램 제조 기술을 확보한 이후로는 사실상 EUV 공정이 D램 생산의 표준이 되고 있다. 마이크론도 1c 공정부터는 EUV를 사용하기로 한 상태다.

삼성전자가 연내 제품 양산에 들어간다면 메모리 업사이클(업황 반등)과 본격적인 D램 세대교체(DDR4→DDR5) 시기를 맞아 생산 효율은 물론 수익성까지 대폭 끌어올릴 것으로 기대된다. 통상 회로 선폭이 좁아질수록 웨이퍼(원판) 한 장당 생산할 수 있는 칩 개수가 늘어나 수익성이 개선되는 효과가 있기 때문이다.

[서울=뉴시스](사진=삼성전자 뉴스룸 제공) [email protected] *재판매 및 DB 금지

D램 기술 초격차 '가속화'…미래형 D램, 적층 기술 확보에도 총력

한동안 우려의 시선이 나오던 D램 시장의 초격차 기술 확보도 가속화할 전망이다.

삼성전자는 이번 행사에서 후속 제품과 관련해 추가적인 로드맵 일정도 공유했다. 삼성전자는 오는 2026년 10나노급 7세대(1d·10~11나노) 제품을 양산하겠다고 밝혔다. 이어 2027년 이후에는 10나노 이하 D램을 선보인다.

통상 차세대 공정 전환에는 2년의 시간이 걸렸는데, 갈수록 빨라지고 있다. 삼성전자는 지난해 5월 1b D램 양산을 발표한 지 불과 1년6개월여 만인 올해 연말 다음 세대인 1c 제품을 생산하기로 했는데, 그다음 세대 양산에도 가속도가 붙을 수 있다.

또 2025년 이후 3D(3차원) D램도 출시한다.

3D D램은 회로 선폭을 좁히기 위한 초미세 공정 기술의 물리적 한계를 넘어서기 위해 칩을 수익으로 쌓아, D램의 성능과 효율을 높이는 기술이다.

삼성전자는 수직 채널 트랜지스터(Vertical Channel Transistors)와 적층형 D램(Stacked DRAM)이라는 두 가지 혁신적인 기술을 도입할 계획이다. 수직 채널 트랜지스터는 기존 수평 방식의 트랜지스터보다 더 높은 전류 구동 능력과 더 빠른 스위칭 속도를 제공해 성능을 크게 높일 수 있다.

적층형 D램 기술은 여러 칩을 쌓아 칩 면적을 줄이고, 공간 효율성을 그만큼 높일 수 있게 한다. 특히 고용량 메모리 제작에 유리하다. 칩 한 개당 최고 용량은 현재 32Gb(기가 비트) 수준인데, 오는 2030년께 적층 기술이 도입되면 100Gb 이상까지 늘어날 것으로 보인다.


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