기계硏 '600㎜ 대면적에 6.5배 생산성' 반도체 패키징 기술 확보

FO-PLP 소·부·장 기술 국내 최초 상용화 착수

한화정밀기계, 크레셈, 엠티아이와 협업

저비용·고생산성 차세대 패키징 기술, 26일 성과보고회·협약식

[서울=뉴시스] 기계연구원은 26일 서울 엘타워에서 '차세대 반도체 FO-PLP 기술 실용화 성과보고회'를 개최하고 한국반도체연구조합, 한화정밀기계㈜, ㈜크레셈, ㈜엠티아이와 기술 실용화를 위한 업무협약을 체결했다. 왼쪽부터 ㈜엠티아이 박성균 대표이사, ㈜크레셈 오상민 대표이사, 한국기계연구원 류석현 원장, 한화정밀기계㈜ 박영민 상무, 한국반도체연구조합 안기현 사무국장.(사진=기계연구원 제공) *재판매 및 DB 금지

[대전=뉴시스] 김양수 기자 = 국내 연구진이 생산성을 6.5배 높이면서 제조비용은 대폭 절감할 수 있는 차세대 반도체 패키징 기술을 개발했다.

한국기계연구원은 600㎜ 대면적의 패널 위에서 고집적 다차원(2.x/3D 반도체 패키징(SIP))을 실현할 수 있는 FO-PLP 본딩 및 검사장비와  공정·소재기술 등 핵심 원천기술을 확보했다고 26일 밝혔다. 또 이를 기반으로 특허 14건과 실용화에도 착수했다.

300㎜ 원형 웨이퍼를 사용하는 기존 기술의 한계를 넘어 600㎜×600㎜ 크기의 사각형 대형패널로 높은 생산성과 정밀도를 동시에 구현한 이 기술은 기계연 반도체장비연구센터 송준엽 연구위원·이재학 박사팀과 한화정밀기계, 크레셈, 엠티아이와의 협업작품이다.

FO-PLP(Fan-Out Panel Level Packaging)는 반도체 칩을 대면적 패널 위에 배열해 패키징을 구현하는 기술로 기존 FO-WLP(Fan-Out Wafer Level Packaging) 기술이 웨이퍼 단위에서 패키징을 진행하는 것과 달리 대면적 패널을 이용하므로 기술적 난이도가 높은 만큼 생산성이 좋다.

연구진은 원형이 아닌 사각형의 600㎜x600㎜ 대면적 패널을 사용해 생산성을 극대화했다. 또 ±5㎛ 이내의 정밀도, 시간당 1만 개 이상의 칩 생산이 가능한 높은 생산성의 본딩 장비(한화정밀기계), 저잔사 고내열성 소재(엠티아이), 1~2㎛급 분해능을 갖는 고속 대면적 검사장비(크레셈)를 잇따라 개발해 통합적용했다.

FO-PLP 기술은 칩을 대면적의 패널 위에 재분배하는 과정에서 칩 접착제의 단차, 접착과정에서의 재배열 오차, 몰딩 시 재료 간 열팽창계수의 차이로 인한 칩 틀어짐(Die Shift) 오차가 발생한다. 오단계별로 오차가 증폭되면 결국 패키지 수율이 떨어진다.

이번에 개발한 공정 통합형 AI 검사 및 보정기술은  FO-PLP의 칩 틀어짐 오차를 감소시켜 수율과 생산성이 높다.

연구진 관계자는 "칩 틀어짐을 ±5㎛ 수준의 정밀도로 달성했다. 이는 기존 대비 정밀도가 30% 이상 개선된 수준"이라며 "고속 칩 틀어짐 검사 및 보정기술로 고도의 정밀도를 확보, 생산성을 해외 선진 기업 대비 30% 이상 높였다"고 설명했다.

이를 통해 기존 300㎜ FO-WLP보다 생산성을 6.5배 향상시켜 패키지 제조비용도 대폭 줄였고 선폭은 세계 최고 수준인 7㎛ 이하로 미세화해 향후 고성능 하이엔드 패키지에도 적용이 가능할 것으로 기대된다.

기계硏은 26일 서울 엘타워 루비홀에서 성과보고회를 열어 한국반도체연구조합 및 한화정밀기계, 크레셈, 엠티아이와 차세대 반도체 FO-PLP 기술 실용화를 위한 업무협약을 체결하고 상용화에 힘을 모아 나가기로 했다.

기계연 송준엽 연구위원은 "FO-PLP 시장은 향후 5년간 연평균 성장률이 30%로 예측되는 고성장 분야"라며 "2030년 500억 달러 시장이 예상되는 반도체 패키지 시장은 FO-PLP 기술이 선도할 것으로 기대한다"고 밝혔다.


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